【電路分享】三個(gè)基本條件保證LLC原邊MOSFET的ZVS-KIA MOS管

LLC的優(yōu)勢(shì)之一就是能夠在比較寬的負(fù)載范圍內(nèi)實(shí)現(xiàn)原邊MOSFET的零電壓開通（ZVS），MOSFET的開通損耗理論上就降為零了。

要保證LLC原邊MOSFET的ZVS，需要滿足以下三個(gè)基本條件：

1）上下開關(guān)管50%占空比，1800對(duì)稱的驅(qū)動(dòng)電壓波形；

2）感性諧振腔并有足夠的感性電流；

3）要有足夠的死區(qū)時(shí)間維持ZVS。

圖a)是典型的LLC串聯(lián)諧振電路。圖b)是感性負(fù)載下MOSFET的工作波形。由于感性負(fù)載下，電流相位上會(huì)超前電壓，因此保證了MOSFET運(yùn)行的ZVS。

要保證MOSFET運(yùn)行在感性區(qū)，諧振電感上的諧振電流必須足夠大，以確保MOSFET源漏間等效的寄生電容上存儲(chǔ)的電荷可以在死區(qū)時(shí)間內(nèi)被完全釋放干凈。

當(dāng)原邊的MOSFET都處于關(guān)斷狀態(tài)時(shí)，串聯(lián)諧振電路中的諧振電流會(huì)對(duì)開關(guān)管MOSFET的等效輸出電容進(jìn)行充放電。MOSFET都關(guān)斷時(shí)的等效電路如下圖所示：

通過對(duì)上圖的分析，可以得出需要滿足ZVS的兩個(gè)必要條件，如下：

公式看上去雖然簡(jiǎn)單，然而一個(gè)關(guān)于MOSFET等效輸出電容Ceq的實(shí)際情況，就是MOSFET的等效寄生電容是源漏極電壓Vds的函數(shù)，之前的文章對(duì)于MOSFET的等效寄生電容進(jìn)行過詳細(xì)的理論和實(shí)際介紹。也就是說，等效電容值的大小會(huì)隨著Vds的變化而變化。

如下圖所示：

LLC串聯(lián)諧振電路MOSFET的Vds放電過程分為四個(gè)階段，如下圖所示， (I) 380V-300V; (II) 300V-200V; (III) 200V-100V; (IV)100V-0V。

從圖中可以看出，(I)和(IV)兩部分占據(jù)了Vds放電時(shí)間的將近2/3，此時(shí)諧振腔的電感電流基本不變。這兩部分之所以占據(jù)了Vds放電的大部分時(shí)間，主要原因在于當(dāng)Vds下降到接近于0的時(shí)候，MOFET源漏間的寄生電容Coss會(huì)指數(shù)的增加。因此要完全釋放掉這一部分的電荷，需要更長(zhǎng)的LLC諧振周期和釋放時(shí)間。

因此選擇合適的MOSFET(足夠小的等效寄生電容)，對(duì)于ZVS的實(shí)現(xiàn)至關(guān)重要，尤其是當(dāng)Vds接近于0的時(shí)候，等效輸出電容要足夠小，這樣還可以進(jìn)一步降低死區(qū)時(shí)間并提高LLC的工作效率。

下圖進(jìn)一步說明如何選擇合適的ZVS方案。

圖（a）：理想的ZVS波形；

圖（b）：Vds還沒下降到0，Vgs已經(jīng)出現(xiàn)。此種情況下，LLC串聯(lián)諧振就會(huì)發(fā)生硬開關(guān)。應(yīng)對(duì)之策需要減少變壓器的勵(lì)磁電流，或者適當(dāng)增加死區(qū)時(shí)間（如果IC選定，死區(qū)時(shí)間一般就固定了）；

圖（c）：實(shí)現(xiàn)了ZVS，但是諧振腔的電流不足以維持MOSFET體內(nèi)二極管的持續(xù)導(dǎo)通。

圖（d）死區(qū)時(shí)間過于長(zhǎng)了，會(huì)降低整個(gè)LLC的工作效率。

總之，MOSFET的等效輸出電容對(duì)于LLC原邊MOSFET ZVS的實(shí)現(xiàn)是至關(guān)重要的。如果MOSFET已經(jīng)選定，諧振腔需要仔細(xì)計(jì)算、調(diào)試和設(shè)定，并選取合適的死區(qū)時(shí)間，來覆蓋所有負(fù)載的應(yīng)用范圍。

實(shí)際應(yīng)用中對(duì)于穩(wěn)態(tài)運(yùn)行的硬開關(guān)都可以通過設(shè)計(jì)進(jìn)行修正從而達(dá)到穩(wěn)定運(yùn)行的設(shè)計(jì)目的。然而開機(jī)過程中的硬開關(guān)（軟啟高頻到低頻過程中），尤其是開機(jī)過程中的頭幾個(gè)開關(guān)周期，對(duì)于有些設(shè)計(jì)和方案，硬開關(guān)是避免不了的。

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