IIC上拉電阻的阻值計算及選取原則-KIA MOS管

IIC 通信總線是電子設計中常見的總線之一，由于 IIC 的硬件結構所限，IIC 總線上拉電阻的選取受多個因素的影響，因此就結合 IIC 開發(fā)文檔分析一下上拉電阻的選取原則，以及如何計算 IIC 總線的上拉電阻阻值。

本質上來講：IIC 總線電容決定上拉電阻的最大值，IIC 器件 open-drain 接口導通電阻決定上拉電阻的最小值。

一、IIC 總線寄生電容

IIC 總線寄生電容主要有 master 寄生電容、slave 寄生電容和 PCB 走線電容組成，如圖 1 所示。

IIC 上拉電阻

圖 1 IIC 總線電容

這些寄生電容共同組成 IIC 總線的電容，IIC 主機和從機越多，IIC 總線上的電容就越大。根據相關文檔，不同的 IIC 通信模式對寄生電容的要求不同，具體如圖 2 所示。

IIC 上拉電阻

圖 2 各 IIC 通信模式下的參數

正是因為這個寄生電容的存在，導致 IIC 總線上拉電阻的選擇受到限制。

二、IIC 總線上拉電阻對通信頻率的影響

IIC 總線通信，無非是傳遞高低電平，那么就分別對高低電平變化時分析上拉電阻的影響。

2.1 IIC 總線電平由低到高時

如圖 3 所示。

IIC 上拉電阻

圖 3 IIC 總線電平由低到高

由于 IIC 器件的硬件結構為 open-drain，所以當 IIC 總線電平由低到高時，IIC 器件（同一時刻，可以是 IIC 主機，也可以是 IIC 從機）釋放總線電平，即內部的 MOSFET 關閉，如此，Vcc 經過上拉電阻對 IIC 總線寄生電容充電，直至到達 Vcc。時間常數即為 RC 網絡。

2.2 IIC 總線電平由高到低時

如圖 4 所示。

IIC 上拉電阻

圖 4 IIC 總線電平由高到低

當 IIC 總線電平由低到高時，IIC 器件（同一時刻，可以是 IIC 主機，也可以是 IIC 從機）拉低 IIC 總線，MOSFET 導通，所以 IIC 總線的寄生電容通過 MOSFET 的導通電阻放電，由于導通電阻往往很小，所以放電速度很快。

2.3 IIC 總線的上升下降時間對比

如圖 5 所示，為 IIC 總線上升沿和下降沿的曲線，可以看出上升時間遠遠大于下降時間，也就是說 IIC 總線的通信頻率受上升時間影響最大，進一步，IIC 總線上拉電阻影響 IIC 的通信頻率，即上拉電阻阻值越大，就越限制 IIC 的通信頻率。

IIC 上拉電阻

圖 5 IIC 總線

另外，根據電容的充放電公式，可以得出以下公式，確定 IIC 總線上拉電阻的最大值。

IIC 上拉電阻

因此，根據給定的 IIC 通信模式，可以確定 IIC 總線上拉電阻阻值的最大值。那么如何確定最小值呢？

三、IIC 總線上拉電阻對 VOL的影響

如圖 6 所示，在 IIC 主機發(fā)出低電平時，內部的 MOSFET 導通，導通電阻 Rdson與 IIC 總線上拉電阻 Rpullup組成電阻網絡。根據戴維南定理，如果上拉電阻 Rpullup阻值越小，則 Rdson上的電壓 VOL就越大。顯然，如果 VOL大于某一特定值，IIC 從機就無法監(jiān)測出 IIC 總線上的低電平。

另外，如果上拉電阻 Rpullup阻值過小，系統功耗也會增加。

IIC 上拉電阻