MOS管知識|傳輸管TG原理及組合邏輯延時分析-KIA MOS管

傳輸管TG原理及組合邏輯延時

MOS，即場效應(yīng)管，四端器件，S、D、G、B四個端口可以實現(xiàn)開和關(guān)的邏輯狀態(tài)，進而實現(xiàn)基本的邏輯門。

NMOS和PMOS具有明顯的對偶特性：NMOS高電平打開（默認(rèn)為增強型，使用的是硅柵自對準(zhǔn)工藝，耗盡型器件這里不涉及），PMOS低電平打開。在忽略方向的情況下，采用共S極接法，有如下特性：

第一張圖是Vds隨Vgs變化的情況，用于描述開關(guān)特性。后面的邏輯分析一般基于這個原理。第二張圖是Ids隨Vds變化的情況的簡圖，用于描述MOS的靜態(tài)特性。

MOS的靜態(tài)特性由兩個區(qū)域決定：線性區(qū)和飽和區(qū)。前者一般是動態(tài)功耗的主要原因，后者是靜態(tài)電壓擺幅的決定因素。

線性區(qū)有：Id=μCoxW/L［（Vgs-Vth）Vds-1/2Vds^2］

飽和區(qū)有：Id=1/2μCoxW/L（Vgs-Vth）^2

后面的MOS器件一般基于這兩個區(qū)域的電學(xué)特性來分析總體的電學(xué)特性。電壓擺幅、面積、噪聲容限、功耗、延時基本上都是源自這個區(qū)域的原理。

CMOS電路及其改進

（1）最基本的CMOS電路--反相器

這里是反相器的版圖草圖及電路草圖，用于描述反相器的版圖位置和邏輯關(guān)系。反相器的功能很簡單，就是將Vout輸出為Vin的反向。

從功耗上看：PMOS和NMOS靜態(tài)不存在同時導(dǎo)通，即無靜態(tài)功耗。由于NMOS和PMOS關(guān)斷的延時，存在動態(tài)功耗。

從電壓擺幅上看：NMOS可以將Vout拉到L0（邏輯0），PMOS可以將Vout拉到L1，可以保證全電壓擺幅。

從面積上看：PMOS和NMOS各一個，標(biāo)準(zhǔn)的CMOS面積，其他電路的面積以其為參考。

從噪聲容限上看：CMOS的標(biāo)準(zhǔn)噪聲容限，以其為參考對比其他電路。

從延時看：取決于MOS管的工藝，也是其他電路延時的參考。

（2）與門和或門的CMOS實現(xiàn)

使用CMOS實現(xiàn)邏輯，需要的理解上拉網(wǎng)絡(luò)和下拉網(wǎng)絡(luò)：

上拉網(wǎng)絡(luò)：標(biāo)準(zhǔn)CMOS中采用PMOS組成上拉網(wǎng)絡(luò)，負責(zé)實現(xiàn)L1的電壓。下拉網(wǎng)絡(luò)：標(biāo)準(zhǔn)CMOS中采用NMOS組成下拉網(wǎng)絡(luò)，負責(zé)實現(xiàn)L0的電壓。

CMOS中，通過上拉網(wǎng)絡(luò)和下拉網(wǎng)絡(luò)的互斥來保證靜態(tài)下無直通電流，即上拉網(wǎng)絡(luò)和下拉網(wǎng)絡(luò)的導(dǎo)通狀態(tài)總是相反。這意味著上拉網(wǎng)絡(luò)和下拉網(wǎng)絡(luò)存在對偶關(guān)系---串聯(lián)對并聯(lián)。

再關(guān)注一個網(wǎng)絡(luò)的導(dǎo)通關(guān)系：串聯(lián)的NMOS需要兩個輸入均為L1，輸出才能完成下拉L0，即Y=AB，不完全與邏輯。

并聯(lián)的PMOS需要兩個輸入均為L0，輸出才能不完成下拉L0，即Y=A+B，不完全或邏輯。

所以，CMOS的與邏輯和或邏輯如下：

由于以NMOS為串并聯(lián)參考，所以構(gòu)建的邏輯需要取非。這個相對于反相器而言，主要是拓展了N網(wǎng)絡(luò)和P網(wǎng)絡(luò)，這是后面改進及CMOS與其他電路組合的基礎(chǔ)。

TG及其改進

（1）傳輸管邏輯

傳輸管和傳輸門的區(qū)別在于否是有全電壓擺幅，其實現(xiàn)的邏輯功能是一致的。

可以看到，傳輸管實現(xiàn)邏輯的關(guān)系還是串聯(lián)和并聯(lián)，并且串聯(lián)為與，并聯(lián)為或，需要使用保護電路防止懸空。輸出的邏輯與輸入的信號有關(guān)，這可以作為可編程的電路的單元。

（2）TG邏輯的改進

TG邏輯的改進還是專注于去除PMOS。根據(jù)反向輸入的NMOS等于PMOS的思路，如上圖3中的結(jié)構(gòu)，可以將PMOS替代。可以看到的傳輸管不能無損傳輸，信號需要使用反相器恢復(fù)穩(wěn)定。

組合邏輯分析

（1）電壓擺幅

電平需要能夠維持在L1和L0兩個狀態(tài)區(qū)間內(nèi)，一旦混亂，就會出現(xiàn)邏輯錯誤。一般來說，可以使用電平恢復(fù)電路維持電壓（一個反相器與PMOS構(gòu)成的電平恢復(fù)）。對于長的邏輯鏈，需要加入BUFF來維持電壓（這點在傳輸管中尤為重要）。

（2）邏輯延時

邏輯延時：這部分是分析組合電路的延時的，采用的反相器為標(biāo)準(zhǔn)的估算方法（軟件可以實測，但是設(shè)計時需要估值），專業(yè)詞匯叫邏輯努力。

標(biāo)準(zhǔn)反相器鏈的延時T=tp0+tp0*f，其中tp0是空載延時，f是扇出。f=Cout/Cin，在同尺寸的反相器串聯(lián)時，f=1，并聯(lián)時f=N，N為下一級并聯(lián)的個數(shù)。

常用術(shù)語FO4即是扇出為4的設(shè)計。對于不同的反相器，則需要使用具體的計算得到比例。反相器鏈采用f=F^（1/N）的優(yōu)化規(guī)則優(yōu)化。

基于反相器鏈，可以推導(dǎo)CMOS門鏈的延時：

反相器常用P:N的W/L為2：1（綜合面積，速度，噪聲，功耗的考慮值），以此為基準(zhǔn)可以推出同等最優(yōu)尺寸的與非門尺寸為2：2：2：2，或非門尺寸為4：4：1：1，推算原則就是串聯(lián)翻倍，并聯(lián)不變的最優(yōu)尺寸等效規(guī)則。

然后是CMOS門的延時：d=p+gh，p為基準(zhǔn)延時tp0的倍數(shù)，g為電學(xué)努力，h為邏輯努力。

以與非門為例，得出下面的參數(shù)：

p=2（等效兩個理想反相器），g=4/3（A=2+2，B=2+2），h=Cout/Cin（單鏈，如果有分支，加上b這個參數(shù)，即下一級的負載數(shù)）。

優(yōu)化的方法也是一樣的，使得f=F^（1/N），即可實現(xiàn)最優(yōu)延時。f=gh，F(xiàn)=GBH，大寫即為連乘的小寫。

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